SoC 设计 · 架构建模 · 工程实践

记录芯片系统设计中的问题、方法与取舍。

这里是我的技术博客入口与个人主页。我关注 SoC 前端设计、片上互连、内存系统、DDR/LPDDR、性能建模和工程自动化，习惯把复杂问题拆成可验证的模型、脚本和文档。

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技术博客入口

把长期问题沉淀成可复用笔记

NoC

如何分析 NoC 拓扑下的带宽利用率

从流量模型、仲裁、FIFO、路由冲突和 backpressure 角度拆解瓶颈。

→ Memory

LPDDR 子系统性能建模的基本框架

用 outstanding、bank 级并行、tFAW/tRFC、读写切换和地址交织解释带宽与延时。

→ RTL

AXI valid/ready 与 skid buffer 的工程理解

面向时序收敛与吞吐保持，解释 forward slice、backward slice 和 full slice。

→

项目经验

可以替换为真实项目名称与成果

片上互连架构分析

参与 NoC 拓扑、QoS、路径冲突、FIFO 深度和 backpressure 传播分析，结合流量模型评估随机访问与热点访问下的吞吐能力。

NoC QoS Butterfly 性能建模

LPDDR/DDR 子系统评估

关注控制器、PHY、地址映射、bank 并行、training、analog 测试和封装约束，建立从 RTL 行为到系统带宽的分析链路。

LPDDR5/5X PHY Address Map ATE/SLT

SoC 地址空间与协议梳理

梳理全局地址、局部地址、memory map、AXI/CHI 访问属性和系统级可见性，输出可 review 的配置摘要与检查表。

AXI CHI Memory Map Review

工程自动化与知识沉淀

用脚本和文档模板沉淀固定流程，包括仿真、lint、综合入口、结果归档、问题复盘和技术笔记管理。

Tcl/Shell Python Obsidian Codex

技能栈

偏向芯片前端与系统分析

核心方向

SoC RTL 设计接口、时序、模块集成

NoC / Interconnect拓扑、仲裁、QoS、反压

内存系统DDR/LPDDR、地址交织、带宽延时

架构建模性能估算、瓶颈分析、仿真验证

常用工具与方法

语言

SystemVerilog、Python、Shell、Tcl、Markdown

协议

AXI、CHI、LPDDR、LTI/DTI、AXI-Stream

方法

规格 review、trace 分析、脚本化检查、文档化复盘

我写什么

芯片系统设计中的真实工程问题，包括协议理解、性能估算、拓扑分析、测试约束和脚本自动化。

我怎么写

尽量从背景、假设、模型、例子、边界条件和结论几个层次展开，避免只堆术语。

适合谁看

适合 SoC/RTL/架构/验证/后端/测试工程师，以及希望理解芯片系统工程实践的人。

欢迎交流芯片系统设计与工程方法。

可在这里放邮箱、GitHub、知乎、微信公众号、博客链接或简历下载入口。

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